GratuitSkills
Commits, branches et synchronisation avec la CLI but
- 361361 téléchargements
- 198198 mentions J'aime
- 103103 sauvegardes
- Claude Code
- Codex
- Cursor
- et 3 autres
Toutes les ressources premium et membres pour 8,99 €/mois, en abonnement sans engagement. Voir les offres
Utilisez cette ressource pour concevoir un FPGA synchrone en SystemVerilog avec Vivado
Nouveau
Gratuit
Dans un terminal, depuis le dossier voulu :
npx --yes palatekit@latest install fpga-design-vivado-practicesSans option, la skill va dans ~/.agents/skills/ ; ajoutez --agent claude-code (ou codex, cursor…) pour viser un agent.
Première fois : connectez la CLI avec
npx --yes palatekit@latest loginL'agent organise la conception en modules, privilégie un seul domaine d'horloge et une réinitialisation synchrone, traite les contraintes de timing, la conformité AXI, les traversées de domaines d'horloge et la réduction de latence, et propose des méthodes de débogage en simulation. Vous obtenez une architecture RTL claire.
Choisie surtout par
Mise à jour le 2 novembre 2026
Vous dites
« Structure ce module SystemVerilog de traitement vidéo et vérifie les traversées de domaines d'horloge. »

Skill publiée par mindrally sous licence Apache-2.0. Fichiers livrés dans leur version d'origine, en anglais.
Référencée sans modification
« fpga » (mindrally, Apache-2.0) livré dans sa version d'origine : fiche en français et en anglais par PalateKit.
–
Aucune note pour l'instant
Chargement des avis…